🇺🇸🇯🇵 2нм. Техпроцессы. Разработки. США Японская Rapidus и IBM приближаются к созданию технологии 2нм Компании заявляют о достижении «критической вехи». Используя 2 различные стратегии для селективного уменьшения толщины нанолиста, они смогут создавать транзисторы GAA под различные пороговые напряжения. Название нового подхода – технология Multi-Vt. Ее использование позволит создавать более энергоэффективные чипы, в которых транзисторы с высокими пороговыми напряжениями задействованы для высокопроизводительных вычислений, а с высокими – для операций с низким энергопотреблением. В частности, ученые IBM убедились, что так они могут решить проблему с границами металлических затворов (metal gate boundary problems). Суть этой проблемы в том, что при высокой плотности транзисторов в технологии 2нм GAA расстояние между n- и p- каналами (n-p пространство) становится уже 40 нм. Узкое пространство оставляет мало места для металлического затвора. Это плохо тем, что если в тесном соседстве расположены транзисторы NMOS и PMOS, то может возникать диффузия алюминия, что будет повышать пороговые напряжения для транзистора PMOS. Исследования были представлены на конференции IEDM. Multi-Vt в свою очередь создает ряд проблем при попытках реализовать узел GAA, в последние годы исследователи решают их одну за другой. В частности, в 2019 году были представлены такие решения как Tsus pinchoff и безобъемный multi-Vt. Tsus pinchoff – это решение, которое позволяет контролировать N/P границу при формировании тонких слоев на поверхности пространства между любыми нанолистами (Tsus – sheet-to-sheet spacing). Материал для multi-Vt имеет толщину менее 1нм, при этом он диффундирует в базовую структуру, что и позволяет говорить о безобъемности. В 2020 году разработчики представили двухдипольную интеграцию, что позволило еще более снизить пороговое напряжение для обоих типов полупроводниковых каналов. Это позволило надеяться на еще более высокую производительность отдельных транзисторов и повысило гибкость безобъемного multi-Vt. На конференции IEDM в 2023 году разработчики показали приложение, которое сделала возможным двухдипольная интеграция: транзистор, который хорошо подходит для охлаждения жидким азотом, что обещает возможности повышения производительности. В 2024 году были представлены результаты исследований узкого пространства N-P, где тонкослойная структура материалов позволяет выборочно использовать дипольные материалы для создания безобъемных многофазных транзисторов. При этом пространство выступает как донор или металл с активной рабочей функцией для многофазных транзисторов. Так можно интегрировать устройства с высоким Vt, тогда как толстослойная структура определяет устройства с низким Vt. Команда использовала два подхода селективного сужения слоев (SLR), которые они назвали SLR1 и SLR2. Если пространство N-P уже 40нм, то возможны проблемы из-за различных дефектов и ошибок изготовления. В частности, ионы плазмы, часто используемые для травления пластин, могут повреждать диэлектрический слой затвора или непреднамеренно утолщать интерфейсные слои, что негативно сказывается на производительности и надежности устройств. В рамках метода SLR1 тонкий слой металла решал проблему «подрезки» материалов в этом промежутке. Метод SLR2 помогал справиться с проблемой подрезки, которая возникала при использовании толстого слоя металла с активной рабочей функцией. В экспериментах исследователи добились того, что могли утонять материал только в N-P пространстве, не затрагивая при этом затвор. Все эти новинки – те кирпичики, из которых формируется технология нанолистов с разными Vt для узлов GAA, идущим на замену узлам FinFET. Как только в IBM завершат разработку технологии GAA 2нм, она будет внедрена в японском производстве Rapidus. Японская Rapidus строит современное производство IIM 2нм в Титосе, Хоккайдо, с планами начать массовый выпуск пластин в 2027 году. @RUSmicro Обозначения на картинке: 1. Кольцевой затвор (Wrap-around gate); 2 - три нанолистовых слоя; 3 - исток; 4 - подложка; 5 – сток; 6 – изоляция